Verilog数值大小比较
Verilog在进行数值比较时，一旦有负数存在，就一定要注意定义为signed型变量。 补充：在进行减法运算时，也要注意定义为signed型变量。 ...
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FPGA中BUFG的使用
转载：http://www.likecs.com/show-82149.html ...
Vivado多线程编译加速
在Tcl Console中输入如下命令： set_param general.maxThreads 8 检查是否设置成功： get_param general.maxThreads “跑分 ...
Verilog中assign的使用
1，Verilog中assign的使用 2，怎样理解Verilog中的assign 3，Verilog指令_assign用法 ...
Vivado清理和压缩工程的方法
Tcl Console中输入：reset_project 转载：https://blog.csdn.net/wordwarwordwar/article/details/104265421 ...
Verilog仿真波形配置与数据文件
以下从Modelsim、Vivado、FPGA三个方面介绍如何“再现”仿真波形(关于TCL命令中的文件路径用斜杠/）： 再现仿真波形主要用到仿真数据文件，Modelsim中数据格式为wlf，Viva ...
Verilog中generate语句的用法
1，Verilog中generate for的用法 2，generate使用总结 3，Verilog中generate的使用 ...
Xilinx FPGA时钟IP核注意事项
问题：Xilinx FPGA时钟IP核的最低频率为4.687MHz，那要如何实现一个256KHz的时钟呢？ 方法：可实例化一个4.96MHz的时钟，然后16倍分频即可。 注意：4.96MHz采用1 ...